Trong sự kiện Architechture Day 2020 thì Intel đã có giới thiệu về kiến trúc Tiger Lake, và vừa rồi họ đã chia sẻ thêm về kiến trúc này tại Hot Chips 2020, bao gồm bức hình phần die của chip Tiger Lake 4 nhân và thông tin về việc cải thiện liên kết (interconnect) ring bus giữa các nhân. Với thiết kế mới này thì Intel sẽ đối đầu với chip AMD Ryzen 4000 “Renoir” trên laptop về mặt hiệu năng và điện năng tiêu thụ.
Anh em có thể tham khảo những thông tin mà Intel đã chia sẻ về Tiger Lake ở sự kiện Architechture Day 2020 tại đây. Còn về thông tin mới thì phần màu xanh dương phía góc bên phải có thể là khu vực đồ họa Xe LP (chiếm khoảng 33% die). Đây cũng không hẳn là một điều gì đó quá tệ nếu việc Intel khẳng định hiệu năng đồ họa được tăng gấp đôi là chính xác.
Đây là bức hình không chính thức về phần die nên anh em xem cho biết là chính, dù nhìn chung nó cũng khá giống với những gì mà chúng ta có thể mong đợi. Ở trung tâm, phía bên trái một chút chúng ta thấy có 4 cụm màu cam và đây có vẻ như là bộ nhớ đệm L1, L2, và L3, còn các nhân thì được sắp xếp nằm ở phần trên và dưới của die. Phía bên trái là phần system agent và các giao tiếp I/O. Ring agent ở ngay giữa bức hình sẽ kết nối iGPU, nhân/bộ nhớ đệm, và các khối I/O của hệ thống. Tương tự với Ice Lake, Tiger Lake cũng có Thunderbolt 4 nằm ở phía trên bên phải.
Intel cho biết sơ đồ trên là của một con chip 4 nhân, ám chỉ rằng trong tương lai có thể sẽ có con chip nhiều nhân hơn nữa vì những sơ đồ này hầu hết là chẳng bao giờ canh đúng theo tỷ lệ hoặc ghi đúng vị trí của các thành phần bên trong die. Intel cho biết họ sẽ công bố thêm về số lượng nhân trong ngày ra mắt.
Bộ nhớ đệm L2 (MLC) và L3 (LLC) cũng được cải thiện với dung lượng lần lượt là 1,25MB và 12MB. Đồng thời những con chip Tiger Lake đầu tiên cũng hỗ trợ RAM LPPDRx-4267, hỗ trợ tốt hơn cho engine đồ họa Xe LP vốn rất cần băng thông. Ngoài ra thì đây cũng là CPU mobile đầu tiên hỗ trợ PCIe 4.0 (AMD chỉ mới hỗ trợ PCIe 4.0 trên desktop PC và máy chủ mà thôi). PCIe 4.0 sẽ ngốn điện nhiều hơn PCIe 3.0, nhưng Intel đã có một giải pháp toàn diện để giảm mức tiêu thụ điện của con chip SoC.
Về cơ bản thì thiết kế dual ring bus của Willow Cove sẽ là 2 ring bus được bao bọc vào nhau, giúp tăng gấp đôi băng thông bộ nhớ lên thành 172 GB/s trong trường hợp này. Tuy nhiên, bên cạnh đó thì nó cũng có khả năng tiệu thụ điện nhiều hơn. Intel đã lường trước được điều này và sử dụng nhiều phương pháp khác nhau để tiết kiệm điện hơn mà vẫn đảm bảo hiệu năng được tăng đáng kể.
Intel chia các nhân, fabric, iGPU, và bộ nhớ (cache) ra nhiều miền khác nhau, cho phép nó chuyển sang các mức hiệu năng khác nhau tùy theo tác vụ đang chạy. Việc này được quản lý bởi phần cứng, từ đó giúp loại bỏ độ trễ so với phương pháp cần hệ điều hành can thiệp. Tính năng này cho phép chip SoC có thể phân bố nguồn điện cho các bộ phận một cách linh hoạt, cái nào đang xử lý tác vụ nặng thì sẽ cung cấp nhiều điện hơn, từ đó giúp tăng hiệu năng tối đa (peak performance) và hiệu suất của vi xử lý.
Nguồn: tom’s HARDWARE
